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来自 技术中心 2020-01-28 11:36 的文章
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基于FPGA和数字复接技术实现数字分接与复接设计

  的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来,随着需要自建内部通信系统的公司和企业不断增多,同步数字复接设备的使用需求也在增加。(现场可编程门阵列)器件的高性能简化了数字通信系统的设计与实现。本文基于FPGA的技术特点,结合数字复接技术的基本原理,实现了基群速率(2048kbps)数字信号的数字分接与复接。

  在数字通信网中,为了扩大传输容量和传输效率,常常需要把若干个低速数字信号合并成为一个高速数字信号,然后通过高速信道传输;而在接收端又按照需要分解成低速数字信号。数字复接技术就是实现这种数字信号合并(复接)和分解(分接)的专门技术。

  同步数字复接终端包括同步数字复接器(Synchronous Digital Multiplexer)和同步数字分接器(Synchronous Digital Demultiplexer)两部分,如图1所示。数字复接器把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号;数字分接器把单一的合路数字信号分解为原来的各支路数字信号。通常总是把数字复接器和数字分接器装在一起做成一个设备,称为复接分接器(Muldex),一般简称数字复接设备。

  同步数字复接器由定时和复接单元组成;而同步数字分接器则由同步、定时和分接单元组成。定时单元给设备提供各种定时信号,复接器的主时钟可由内部产生,也可由外部提供,而分接器主时钟则从接收信号中提取,并通过同步电路的调整控制,使得分接器基准时序信号与复接器基准时序信号保持正确的相位关系,即收发同步。同步的建立由同步单元实现。

  在数字通信中,位同步是最基本的同步。位同步的基本含义就是收端和发端时钟信号必须同频同相,这样接收端才能正确接收和判决发送端送来的每一个码元。为了达到收发端时钟同频同相,接收端需要从收到的码流中提取发送端的时钟信号来控制接收端时钟,从而做到位同步。实现位同步的方法分为插入导频法和直接法两类。而直接法按照提取同步信号的方式,大致又可分为滤波法和锁相法。锁相法的原理是:在接收端用鉴相器比较接收码元和本地产生的位同步信号的相位,如果两者不一致,则用鉴相器输出误差信号去控制本地同步信号的相位,直至本地的位同步信号的相位与接收信号的相位一致为止。

  在复接分接器中,如果只是循环交织地复接各支路数字信号,那么一旦合并成为一个合路数字信号后就难以正确地实施分接。为了保证接收端分路系统能和发送端一致,在保持位同步的基础上还必须要有一个帧同步系统,以实现发送端与接收端的帧同步。

  实现帧同步的基本方法是在发送端预先规定的时隙(即帧同步码时隙)插入一组特殊码型的帧同步码组;在接收端由帧同步检测电路检测该码组以保证收发帧同步。

  FPGA/CPLD既继承了ASIC的大规模、高集成度、高可靠性的优点,又克服了普通ASIC设计的设计周期长、投资大、灵活性差的缺点,逐步成为复杂数字电路设计的理想首选。

  ISE是XILINX公司提供的一个开发FPGA/CPLD的集成环境,其集成的工具可以完成从设计输入、功能仿真、综合优化、综合后仿真、布局布线、时序仿真到配置芯片等整个FPGA/CPLD开发过程。

  本设计采用ISE集成环境进行开发,使用SPARTAN-3系列FPGA器件实现设计。

  数字信号复接主要有两种方式:一种是“逐位复接”,另一种是“按码字复接”。其中按码字复接方式保留了码字结构,有利于多路合成处理和交换。本设计要实现32路信号的复接,信息位采取各支路彼此循环且每次插入一个8位信息位到合路数字信号中的码字复接形式,帧同步码采用CCITT推荐的10011011。

  复接器应完成两个功能。一是循环接收32个64kbps的支路信号,每支路每次送入8位信息位(其中第一支路送入固定的帧同步码10011011),形成合路数据;二是将合路数据以2048kbps的速率发送出去,形成合路信号——基群速率信号。

  同步数字复接器电路原理图如图2所示,复接器由移位寄存器和定时模块两部分构成。移位寄存器分两组,每组由32个8位移位寄存器组成。在一帧时间(125μs)内,当其中一组移位寄存器在64kHz时钟控制下同时移入32个支路的数据时,另一组移位寄存器在2048kHz时钟(xclk_2M)的控制下将上次存入的32个支路的数据依次送出。在下一帧时间内,则由第一组移位寄存器输出2048kbps的合路信号,第二组移位寄存器读入32个64kbps的支路数据。依此规律,在定时模块的控制下,由两组移位寄存器交替变换工作任务,实现了支路输入和合路输出的连续性。定时模块由计数器(cnt)、多路选择器(mul2“mul5)等组成,为两组移位寄存器提供工作允许信号、合路信号输出的切换选择信号。

  为了提高时钟的可靠性、降低时钟的延时抖动、提高时钟的驱动能力,从而更好地完成同步复接,利用FPGA自身提供的全局时钟资源驱动本设计的主时钟,将外部时钟从芯片的全局时钟管脚输入,经过BUFGP(IBUFG+BUFG)后通过全局时钟网络送至同步复接部分。

  分接器的功能与复接器相反。分接器在其定时单元的控制下,对两组移位寄存器进行2048kbps的数据写入和64kbps的数据读出,实现基群速率合路数字信号的32路分接。

  实现合路数字信号的分接,需要从数据流中提取时钟同步信息。目前,在数字通信系统中,常常采用数字锁相法提取位同步信号。

  位同步提取电路如图3(a)所示,主要由微分与鉴相模块、添门/扣门控制模块、高频时钟模块以及分频器(clk_gen)等部分组成。微分电路(diff)的功能是把非归零码转换为归零码,以利于定时信息的提取。鉴相器的功能是比较接收码元(code_in)与分频器输出的本地时钟信号(clk_out)的相位,若本地时钟超前于接收码元的相位,鉴相器向扣门电路输出一个超前脉冲,在16分频器输入端扣除一个高频窄脉冲,使分频器输出的时钟信号的相位滞后1/16周期;若本地时钟滞后于接收码元的相位,鉴相器向添门电路输出一个滞后脉冲,增加一个高频窄脉冲,使分频器的输出脉冲的相位提前1/16周期。高频时钟模块将本地高频时钟输入信号clk_in转换为两路相位差为90°的窄脉冲序列,分别为添门和扣门提供高频窄脉冲序列。添门为常闭门,在没有滞后脉冲控制时,此门始终关闭;扣门为常开门,若无超前脉冲控制时,窄脉冲信号通过此常开门。分频器将输入的高频时钟信号分频后输出位同步信号clk_out。

  对位同步提取电路进行时序仿真,得到的时序仿线(b)所示。图中,code_in为输入码流,clk_out为位同步信号输出。由图可知,该电路可以从输入码流中准确提取位同步信号,并且在码流相位有变化的时,位同步信号可以快速地做出相位调整,保持同步。

  为了正确地实施分接,在分接前必须先通过帧同步单元对合路信号进行帧同步检测。

  帧同步单元是复接设备中较复杂也很重要的部分。如图4所示,它主要由同步码检测模块(chk)和同步检测控制模块(chk_ctrl)两部分组成。其中,同步码检测模块对输入的数据流进行搜索,一旦检测到帧同步码(10011011),立即输出一个捕获脉冲信号(get);同步检测控制模块由帧同步系统状态计数器和一帧计数器等构成,完成帧同步单元的状态转换控制、每帧检测同步头的控制等功能。

  帧同步的关键部分是前方保护和后方保护的设计。为了减少从失步到重新获得同步的时间和减小信道误码对同步工作状态的影响,从而得到较好的通信质量,本设计采用了2帧后方保护和3帧前方保护的方案。

  帧同步系统状态转换图如图5所示。系统上电复位后,在起始时刻处于失步状态(STATE0_1xx——其中x表示无关值),系统从外部输入的合路码流中搜捕帧同步码“10011011”,若合路码流中没有帧同步码,状态计数器仍保持为1xx;若从合路码流中检测出同步码(get=“1”),则状态计数器清零为000,系统进入同步校核态(STATE1_000),开始将合路码流写入移位寄存器,分接器输出开关仍然为关闭状态(switch=“0”)。在同步校核状态下,若下一帧确认帧同步码不正确,判断为虚假同步,则状态计数器减1变为111,系统回到失步态;相反,若下一帧确认帧同步码正确,则系统进入同步态(STATE2_001),分接器输出开关打开(switch=“1”),开始正常分接合路码流。系统进入同步态后,若合路码流中出现帧同步码丢失,则状态计数器加1,系统进入同步保护态1(STATE3_010);若下一帧仍然检测帧同步码失败,则状态计数器再加1,系统进入同步保护态2(STATE4_011);若连续第三帧未收到帧同步码,则状态计数器再加1转为100,系统进入失步状态,停止分接合路码流(switch=“0”),同时重新开始搜捕帧同步码“10011011”。系统在同步保护态(状态计数器值为01x)下,若检测帧同步码正确,则状态计数器置数为001,系统回到同步态。

  在ISE集成环境下,调用ModelSim仿真软件对系统各模块进行功能仿真、综合后仿真以及布局布线后的时序仿真。仿真结果表明,复接器、分接器、同步单元等所有模块的设计均满足设计要求。

  为了进一步确保系统设计的可实用性,将系统各组成模块按照自环工作状态连接起来,对系统各模块进行了联合仿真。复接设备自环验证的原理图如图6所示。

  将32路64kbps的支路信号Ts_in(31:0)送到复接器(multiplexer)的支路信号输入端Ts(31:0),复接器的合路信号输出端E1_out与同步单元syn_module(包括位同步和帧同步)的合路信号输入端E1_in相连(自环),合路信号经过位同步信号提取以及帧同步检测后,由同步单元将非失步状态下的合路序列从信号输出端E1_out送出,同步单元还提供位同步信号clk_out,送分接器demultiplex的输入端xclk-2M,同步单元输出的合路序列送入分接器的合路信号输入端E1_in,经过分接器实施分接后,最后从支路输出控制单元output_gate的输出端可以得到各个支路的输出信号Ts_out(31:0)。

  图7为复接设备自环验证的仿真时序图。其中,Ts_in为32个支路送来的64kbps的激励信号;mul_E1_out为经复接器实施复接后的合路信号;E1_check_in为进入帧同步码检测模块的合路序列;get_syn为帧同步码检测的结果;one_fr为同步校核和同步保护所需的帧同步码检测控制信号;syn_n为系统失步信号;syn_E1_out为非失步状态下的合路序列;opn为支路信号输出允许信号;Ts_out为实施分接后各支路的64kbps输出信号;Ts_in(1)为复接器第一支路输入信号;Ts_out(1)为分接器第一支路输出信号。

  将输入激励信号Ts_in与系统支路输出信号Ts_out相比较,结果表明,在从同步到下一次失步的时间内,Ts_out与Ts_in信号波形基本一致——Ts_out中会出现一些1”2ns的过渡值,这些过渡值是由于Ts_out总线个支路信号到达寄存器输出端的时间不一致而造成的,这是由FPGA器件时延不确定性决定的。由Ts_in(1)和Ts_out(1)的波形比较可知,对于每个单一的支路信号,并不存在这种过渡值,分接后的支路信号与复接器支路输入信号一致。因此,Ts_out总线中出现的这种过渡值不会影响系统的性能。

  时序仿真结果表明,复接、同步以及分接功能均正常,满足设计要求。在5万门的SPARTAN-3系列FPGA器件xc3s50上实现设计,硬件资源的使用情况如下:319个Slice,263个Slice Flip Flop,562个4 input LUT,70个bonded IOB,2个GCLK。该设计已作为一个模块应用到其它系统中,具有一定的实用价值。同时,由于该设计采用VHDL语言描述,具有可移植性,利用中小容量的FPGA就能实现该系统功能。

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  CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器CY74FCT16374T和CY74FCT162374T是16位D型寄存器,设计用作高速,低功耗总线应用中的缓冲寄存器。通过连接输出使能(OE)和时钟(CLK)输入,这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局。 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。 CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。 CY74FCT162374T具有24 mA平衡输出驱动器,输出端带有限流电阻。这减少了对外部终端电阻的需求,并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制电路用于显着改善的噪声特性 典型的输出偏斜

  SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许在A到B方向上进行存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存,直到锁存使能输入返回高电平为止。 确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。

  SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 OE \可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns,3.3 V 24-mA输出驱动在3.3 V 数据输入...

  SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常状态逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...

  SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 特性 德州仪器宽带总线系列成员 典型VOLP(输出接地反弹) < 0.8 V,VCC= 3.3 V,TA= 25C 典型VOHV(输出VOH Undershoot) > 2 V在VCC= 3.3 V,TA= 25C Ioff支持实时插入,部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作(具有3.3VVCC的5V输入和输出电压)数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 222000-V人体模型(A114-A) 200-V机型(A115-A) 参数 与其它产品相比D 类锁存器 Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...

  SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器,用于必须复用两条独立数据路径的应用中,或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...

  SN74ABT162823A 具有三态输出的 18 位总线位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...

  SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...

  SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。 为确保上电或断电期间的高阻态, OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...

  SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线位总线 VVCC操作,但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,电源模块效率OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55C至125C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

  ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VVCC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p>

  CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55C至125C的整个军用温度...SN74ABTH16823 具有三态输出的 18 位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。 缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...

  SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 特性 德州仪器Widebus系列的成员 EPIC(增强型高性能注入CMOS)工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速 开关噪声 流通式架构优化PCB布局 每个JESD的闩锁性能超过250 mA 17 ESD保护每个MIL-STD超过2000 V- 883, 方法3015;使用机器型号超过200 V(C = 200 pF,R = 0) 封装选项包括: 塑料收缩小外形(DL)封装

  薄收缩小外形(DGG)封装 薄超小外形(DGV)封装 80-mil精细间距陶瓷扁平(WD)封装 25密耳的中心间距 参数 与其它产品相比D 类锁存器 ...

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关键词: 电源模块效率